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Part of the book series: Informatik—Fachberichte ((INFORMATIK,volume 255))

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Kurzfassung

Die meisten der bekannten Testbarkeitsmaße basieren auf Voraussetzungen, die nur eine Anwendung auf Gatterebene zulassen. Sie sind damit erst dann einsetzbar, wenn der Entwurf einer Schaltung praktisch abgeschlossen ist. Werden Testbarkeitsmängel einer Schaltung erst zu diesem Zeitpunkt erkannt, so führt dies zu aufwendigen und kostenintensiven Redesigns. Um diese Probleme zu vermeiden, wird hier ein Testbarkeitsmaß vorgestellt, das prinzipiell auf allen Ebenen eines hierarchischen Schaltungsentwurfs eingesetzt werden kann. Die Voraussetzung ist ein hierarchischer top-down Entwurf und eine Modellierung der Schaltung durch Netzwerke von endlichen Automaten. Die Berechnung des Maßes erfolgt unabhängig von speziellen Ein- und Ausgabealphabeten der Automaten und der durch sie realisierten Modulfunktionen. Eine binäre Codierung der einzelnen Signale ist nicht erforderlich. Damit ist eine Testbarkeitsbewertung bereits auf hohen Abstraktionsebenen möglich.

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Literatur

  1. Bennetts R. G.: Design of Testable Logic Circuits Addison-Wesley Publishing Company, Finland 1984

    Google Scholar 

  2. Stephenson J. E., Grason J.: A Testability Measure For Register Transfer Level Digital Circuits Sixth International Fault Tolerant Computing Symposium 1976, Digest of Papers

    Google Scholar 

  3. Goldstein L. H.: Controllability/observability analysis for digital circuits IEEE Trans. Circuits and Systems, CAS-26, No. 9, pp. 685–693

    Google Scholar 

  4. Savir J.: Good controllability and observability do not guarantee good testability IEEE Trans. Comput. ( USA ); Dec. 1983, pp. 1198–1200

    Google Scholar 

  5. Feiten W., Hofestädt H.: Embedding Test Pattern Generation into Design Proceedings EUROCAST 89, pp. 381–398

    Google Scholar 

  6. Hofestädt H., Gerner M.: Qualitative Testability Analysis And Hierarchical Test Pattern Generation–A New Approach To Design For Testability ? Proceedings IEEE International Test Conference (ITC) 1987, pp. 538–546

    Google Scholar 

  7. Pichler F.: Mathematische Systemtheorie De Gruyter Co, Berlin 1975

    Google Scholar 

  8. Hartmanis J., Stearns R. E.: Algebraic Structure Theory of Sequential Machines Prentice-Hall, INC. Englewood Cliffs, N.J., 1966

    Google Scholar 

  9. Booth T. L.: Sequential Machines and Automata Theory John Wiley and Sons, New York 1968

    Google Scholar 

  10. Lehner E. J.: Testbarkeitsanalyse in hierarchischen Modulnetzwerken Diplomarbeit, Institut für Systemwissenschaften, Universität Linz, 1990

    Google Scholar 

  11. Nilsson N.J.: Principles of Artificial Intelligence Morgan Kaufmann Publishers, Inc., Palo Alto 1986

    Google Scholar 

  12. Hafner K.-H.: VLSI - Architektur sequentieller Prozesse Vorlesungsskriptum der Universität München, 1987

    Google Scholar 

  13. Agrawal V. D., Mercer M.R.: Testability measures - what do they tell us ? IEEE International Test Conference (ITC) 1982, Digest Of Papers, pp. 391–396

    Google Scholar 

  14. Kovijanic P. G.: Testability Analysis IEEE Test Conference 1979, Cherry Hill, New Jersey 1979

    Google Scholar 

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© 1990 Springer-Verlag Berlin Heidelberg

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Lehner, E.J., Hofestädt, H. (1990). Testbarkeitsanalyse beim hierarchischen top-down Entwurf. In: Reusch, B. (eds) Rechnergestützter Entwurf und Architektur mikroelektronischer Systeme. Informatik—Fachberichte, vol 255. Springer, Berlin, Heidelberg. https://doi.org/10.1007/978-3-642-84304-4_16

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  • Publisher Name: Springer, Berlin, Heidelberg

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  • Online ISBN: 978-3-642-84304-4

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