Zusammenfassung
Viele leistungsfähige Hardwarearchitekturen zur Bildverarbeitung sind bekannt /1,2,3/, doch die Implementierung neuer, vom Entwickler nicht vorbereiteter Algorithmen verursacht oft unüberwindbare Schwierigkeiten; sei es, dass die Anzahl der gleichzeitig arbeitenden Hardwaremodule durch das Systemkonzept bedingt relativ niedrig bleibt, sei es, dass die Implementierung neuer Algorithmen auf “tiefstem Hardwareniveau” erfolgen muss.
Am 8. DAGM-Symposium wurde eine Hardwarearchitektur vorgestellt, die anwenderfreundlich an unterschiedliche Algorithmen aus dem Gebiet der Bildverarbeitung/Bildanalyse angepasst werden kann /4/.
In diesem Beitrag wird der Aufbau und die Funktion der dazu benötigten Betriebsprogramme näher erläutert.
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Literatur
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M.J. Duff, H.J. Siegel, F.J. Corbett (Editors): Proc. on Architectures and Algorithms for Digital Image Processing, SPIE Vol. 596, Cannes, France, 5–6 December 1985
H. Granlund, B. Kruse: Parallel Picture Processing, Part II: Hardware structures, Linkoeping, Sweden, 1980
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N.Wirth: Compilerbau, Teubner Studienbücher Bd. 36, 1981
A.L.Davis, R.M.Keller: Data Flow Program Graphs, IEEE Computer, February 1982
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© 1987 Springer-Verlag Berlin Heidelberg
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Gunzinger, A., Mathis, S., Guggenbühl, W. (1987). Datenflussrechner zur Echtzeitbildverarbeitung: Softwareentwicklungsumgebung. In: Paulus, E. (eds) Mustererkennung 1987. Informatik-Fachberichte, vol 149. Springer, Berlin, Heidelberg. https://doi.org/10.1007/978-3-662-22205-8_9
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