Kurzfassung
Heutige Strategien zur Vorbereitung des Fertigungstests von VLSI-Bausteinen setzen mit ihren Generierungsalgorithmen im allgemeinen auf einem Beschreibungsniveau auf, das der Gatterebene entspricht. In dieser Arbeit wird ein Algorithmus zum Testdatentransport auf Abstraktionsebenen oberhalb der Gatterebene vorgestellt. An einem Beispiel wird demonstriert, wie der Algorithmus im Rahmen einer hierarchischen Testvorbereitung für sequentielle Schaltungen effizient eingesetzt werden kann.
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Winter, T. (1988). Ein Ansatz zur hierarchischen Testvorbereitung für sequentielle Schaltungen. In: Valk, R. (eds) GI — 18. Jahrestagung II. Informatik-Fachberichte, vol 188. Springer, Berlin, Heidelberg. https://doi.org/10.1007/978-3-642-74135-7_9
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