Zusammenfassung
Dem heutigen Stand der Technik entsprechende Mikroprozessoren besitzen immer komplexere Komponenten, um die mittlere Abarbeitungszeit von Instruktionen zu beschleunigen. Die Verwendung solcher Prozessoren in eingebetteten Systemen, die zeitlichen oder energetischen Beschränkungen unterliegen, birgt daher Herausforderungen für statische Analysemethoden zur Bestimmung des maximalen Ressourcenverbrauchs. Konkret zeigt sich der Einfluss der Mikroarchitektur hierbei auf zwei Arten. Zum einen beeinflusst die Mikroarchitektur direkt die momentan in Ausführung befindliche Aufgabe. Zum anderen stellen potenzielle Veränderungen des Mikroarchitekturzustands aufgrund von Verdrängung einen indirekten Einfluss dar.
Diese Arbeit stellt deshalb Möglichkeiten zur sowohl mikroarchitekturals auch systemgewahren Analyse des maximalen Ressourcenverbrauchs vor. Der vorgestellte Ansatz beachtet hierbei sowohl den Einfluss der Mikroarchitektur auf die isolierte Ausführung einer Aufgabe als auch die Verzögerungen, die eine Aufgabe wegen der Veränderung des Mikroarchitekturzustands durch verdrängende Aufgaben erfährt. Das vorgestellte Verfahren wurde in das quelloffene Analysewerkzeug Platin als Erweiterung des SysWCEC-Ansatzes für die Entwicklungsplatine Infineon XMC4500 integriert. Die erzielten Ergebnisse weisen substanzielle Verbesserungen durch das Beachten der Mikroarchitektur auf. Sie bestätigen die allgemeine Verwendbarkeit des Ansatzes für eine mikroarchitekturund systemgewahre Analyse des maximalen Ressourcenverbrauchs.
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Literatur
1. P. P. Puschner und A. V. Schedl. Computing Maximum Task Execution Times – A Graph-Based Approach. Real-Time Systems, 13(1):67–91 (1997).
2. J. Barre; C. Landet; et al. . Modeling instruction-level parallelism for WCET evaluation. In: Proc. of the 12. Int’l Conf. on Embedded and Real-Time Computing Systems and Applications (RTCSA ’06), Seiten 61–67 (2006).
3. J. Schneider. Why You Can’t Analyze RTOSs without Considering Applications and Vice Versa. In: Proc. of the 2. Workshop on Worst-Case Execution-Time Analysis (WCET ’02), Seiten 1–6 (2002).
4. R. Jayaseelan; T. Mitra und X. Li. Estimating the worst-case energy consumption of embedded software. In: Proc. of the 12. Real-Time and Embedded Technology and Applications Symposium (RTAS ’06), Seiten 81–90 (2006).
5. P. Wägemann; C. Dietrich et al. .Whole-System Worst-Case Energy-Consumption Analysis for Energy-Constrained Real-Time Systems. In: Proc. of the 30. Euromicro Conference on Real-Time Systems (ECRTS ’18) (2018).
6. S. Hepp; B. Huber; et al. . The platin Tool Kit – The T-CREST Approach for Compiler and WCET Integration. In: Proc. of the 18. Kolloquium Programmiersprachen und Grundlagen der Programmierung (KPS ’15), Seiten 277–292 (2015).
7. OSEK/VDX Group. Operating System Specification 2.2.3. Technischer Bericht.
8. ARM. ARM Cortex-M4 — Technical Reference Manual (2015). Revision: r0p1.
9. ARM. ARMv7-M Architecture Reference Manual (2014).
10. Infineon Technologies AG. XMC4500 Microcontroller Series for Industrial Applications — Reference Manual (2016). V1.6 2016-07.
11. J. Abella; C. Hernandez; et al. . WCET analysis methods: Pitfalls and challenges on their trustworthiness. In: Proc. of the 10. International Symposium on Industrial Embedded Systems (SIES ’15), Seiten 39–48 (2015).
12. F. Cassez; R. R. Hansen und M. C. Olesen. What is a Timing Anomalyl. In: Proc. of the 12. Int. Workshop on Worst-Case Execution Time Analysis (WCET’12), Seiten 1–12 (2012).
13. I. J. Stein. ILP-based path analysis on abstract pipeline state graphs (2010).
14. C. Cullmann. Cache Persistence Analysis: Theory and Practice. ACM Trans. on Embedded Computing Systems (ACM TECS), 12(1s):40:1–40:25 (2013).
15. J. Schneider. Cache and Pipeline Sensitive Fixed Priority Scheduling for Preemptive Real-Time Systems. In: Proc. of the 21. Real-Time Systems Symposium (RTSS ’00), Seiten 195–204 (2000).
16. J. V. Busquets-Mataix; J. J. Serrano; et al. . Adding instruction cache effect to schedulability analysis of preemptive real-time systems. In: Proceedings of the 2. Real-Time Technology and Applications Symposium (RTAS’96), Seiten 204–212 (1996).
17. P. Wägemann; T. Distler; C. Eichler und W. Schröder-Preikschat. Benchmark Generation for Timing Analysis. In: Proc. of the 23. Real-Time and Embedded Technology and Applications Symp. (RTAS’17), Seiten 319–330 (2017).
18. C. Eichler; P. Wägemann; T. Distler und W. Schröder-Preikschat. Demo Abstract: Tooling Support for Benchmarking Timing Analysis. In: Proc. of the 23. Real-Time and Embedded Technology and Applications Symp. (RTAS’17), Seiten 159–160.
19. C. Eichler; T. Distler et al. . TASKers: A Whole-System Generator for Benchmarking Real-Time-System Analyses. In: Proc. of the 18. International Workshop on Worst- Case Execution Time Analysis (WCET ’18) (2018).
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Raffeck, P. (2019). Mikroarchitekturgewahre Analyse des Ressourcenverbrauchs unter Berücksichtigung des Gesamtsystems. In: Unger, H. (eds) Echtzeit 2019. Informatik aktuell. Springer Vieweg, Wiesbaden. https://doi.org/10.1007/978-3-658-27808-3_8
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