Formale Analyse und Verifikation von Statemate-Entwürfen (Formal Analysis and Verification of Statemate Designs)

Tom Bienmüller; Werner Damm; Jochen Klose; Hartmut Wittke

doi:10.1524/itit.2001.43.1.29

Published by De Gruyter Oldenbourg September 25, 2009

Formale Analyse und Verifikation von Statemate-Entwürfen (Formal Analysis and Verification of Statemate Designs)

Tom Bienmüller , Werner Damm , Jochen Klose and Hartmut Wittke

From the journal it - Information Technology

https://doi.org/10.1524/itit.2001.43.1.29

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Dieser Artikel gibt einen Überblick über die Statemate-Verifikationsumgebung und ihre Anwendung zur Verifikation von eingebetteten Steuerungssystemen. Ein Schwerpunkt liegt auf der Präsentation von neu eingeführten Analysetechniken sowie der Integration von Live Sequence Charts, einer Erweiterung von Message Sequence Charts.

This article introduces the Statemate verification environment and demonstrates its applicability for the verification of embedded control units. We focus on newly added analysis techniques and the integration of Live Sequence Charts, an extension of Message Sequence Charts.

Online erschienen: 2009-9-25

Erschienen im Druck: 2001-1-1

Formale Analyse und Verifikation von Statemate-Entwürfen (Formal Analysis and Verification of Statemate Designs)

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