Durch den Äquivalenzvergleich auf der Basis formaler Methoden kann die Gleichheit digitaler Schaltungen bewiesen werden. Die Verfahren können auf Entwürfe mit mehreren Millionen Komponenten angewandt werden. Im Folgenden wird das bei Siemens CT, München, in den vergangenen Jahren entwickelte Werkzeug GateComp beschrieben und dessen Möglichkeiten und Limitierungen aufgezeigt. Es wird praxisnah besprochen, wie dem Anwender Zeit eingespart werden kann und man somit durch den Einsatz formaler Verifikation nicht nur die Qualität steigern, sondern auch die Kosten reduzieren kann.
By equivalence checking based on formal methods the functional identity of two digital circuits can be proven. The method can be applied to multi million gate designs. In the following, the tool GateComp is described that has been developed over the last few years at Siemens CT, Munich. Features and limitation are shown. It is discussed in a praxis oriented way, how the user can save time. By this, based on formal verification not only the quality can be improved, but also costs are reduced.
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