Abstract
In the age of Nanoscale Integration (NSI), state-of-the-art integrated circuits with gate length under 100 nm consist of hundreds of millions of transistors. This implies new challenges for their reliability. Novel NSI defect mechanisms require special test methods to sort out faulty chips. We present modeling approaches and efficient test algorithms for fundamental NSI defect mechanisms enabling the handling of industrial multi-million-gate circuits.
Zusammenfassung
Im Zeitalter der Nanoscale Integration (NSI) ist die Massenfertigung von integrierten Schaltungen (ICs) mit einer Strukturgröße unter 100 nm und hunderten Millionen von Transistoren möglich. Dies geht mit neuen Herausforderungen im Bereich der Zuverlässigkeit einher. Neuartige NSI-Defektmechanismen erfordern spezielle Testmethoden, um fehlerhafte ICs zu identifizieren. Wir stellen Modellierungsansätze und effiziente Testverfahren für grundlegende NSI-Defektmechanismen vor, die eine Anwendung auf industrielle Schaltungen mit mehreren Millionen Gattern möglich machen.
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